个人信息
性别:女
在职信息:在职
所在单位:集成电路学院
学历:研究生(博士)毕业
学位:工学博士学位
毕业院校:华中科技大学光学与电子信息学院
学科:电子科学技术微电子学与固体电子学
曾获荣誉:
2019 湖北省科学技术奖自然科学三等奖
个人简介
刘璐,女,华中科技大学集成电路学院副教授,硕士、博士研究生导师。 2008年毕业于华中科技大学电子科学与技术系,获学士学位; 2013年3月获华中科技大学微电子学与固体电子学博士学位,于华中科技大学光学与电子信息学院留校任教,职称讲师;2017年12月获评副教授;2022年11月华中科技大学成立集成电路学院,工作至今。
主持或参加的国家自然科学基金项目:
1. 国家自然科学基金重大研究计划培育项目,基于负电容效应的高频低功耗异质集成GaAs-OI MOSFET关键技术研究,2023/01-2025/12,主持
2. 国家自然科学基金青年科学基金项目,高速低压长保持力GaAs MOS为基量子点非挥发性存储器研究、2015/01-2017/12,主持
3. 教育部博士点基金新进教师类项目,低压高速势垒可调高k隧穿层电荷陷阱型存储器研究、2014/01-2016/12,主持
4. 科技部国家重点研发计划项目,高迁移率CMOS与中红外光子器件及混合集成技术研究,2019/08-2023/06,参与(单位主持)
5. 国家自然科学基金应急管理项目,晶圆级单晶薄膜智能剥离与转移硅基异质集成技术研究,2019/01-2021/12,参与(单位主持)
6. 国家自然科学基金面上项目,高稳定低功耗陡峭斜率免回滞MoS2负电容场效应晶体管研究,2019/01-2023/12,参与
7. 国家自然科学基金面上项目,60976091,小尺寸低压高速长保持力电荷陷阱型悬浮栅存储器的研究,2010/01 – 2012/12,参与
在攻读博士学位期间,便参与了相关国家自然科学基金和香港RGC项目的研究工作,主要从事高k堆栈小尺寸电荷陷阱型SONOS存储器的研究。采用高k材料替代传统的SiO2和Si3N4,对其阻挡层、电荷存储层和隧穿层各功能层从材料、结构及制备工艺等方面进行研究和优化,在高k栅介质的制备、界面特性的刻划、存储器模型的建立、电特性的测量以及栅堆栈结构和介质材料的微观分析等方面积累了较丰富的理论和实践经验。
延续电荷陷阱型存储器以及高k介质堆栈栅结构研究工作,以高速低压长保持力GaAs MOS为基的量子点型非挥发性存储器为研究目标,在GaAs基底上制备出具有优良存储功能的新型栅堆栈结构,重点研究了量子点的制备技术及最佳隧穿层材料及厚度的确定。并在量子点存储层制备工艺、GaAs 基底表面处理、界面钝化和高 k 介质隧穿层的制备等方面取得了有用的研究成果。目前,关于堆栈栅结构的制备工艺优化、高k界面钝化工艺、GaAs场效应晶体管的相关研究正在继续开展中。
为满足低功耗器件性能要求,在国家自然科学基金重大研究计划培育项目和面上项目资助下,以高-k介电/铁电介质为基础,从铪基铁电薄膜材料的选取、铁电层与栅介质的堆栈结构、铁电性与负电容场效应晶体管(NCFET)电特性之间的关系、铁电NC效应的稳定性以及亚阈值摆幅与回滞之间的折衷等方面开展了大量研究工作。
教育经历
社会兼职
研究方向
- 作为未来摩尔定律持续发展的路径之一,探索新材料的单芯片异质集成,是目前国际微电子领域研究的热点,也是我国集成电路技术进入3-5nm节点后实现差异化发展路线的重要发展方向。同时随着Si CMOS缩小到纳米量级以及高密度的集成,增强的短沟效应(SCE)及栅极漏电使器件通断比下降、开关热耗增加,导致大的漏电、过多的功耗、以及退化的器件可靠性。因此,本人研究工作采用可实现异质集成的高迁移率半导体和二维硫系化合物作为沟道材料,基于高-k介电材料与铁电薄膜材料的设计与优化,利用实现陡峭亚阈值摆幅的负电容效应,设计制备新型低功耗负电容场效应晶体管(NCFET),在提高驱动电流和开关速度的同时,降低工作电压和亚阈值摆幅(SS),为发展我国3~5 nm超低功耗高速CMOS集成电路提供发展路径以及理论与技术支持。 Ⅲ-Ⅴ族半导体和Ge具有比Si高得多的电子与空穴迁移率,是制备超高速、超低功耗晶体管器件的理想沟道材料。采用基于智能剥离与转移制备晶圆级硅基绝缘层上单晶薄膜(X-on-insulator, XOI)的异质集成技术,将GaAs或Ge与硅基衬底进行异质集成,提供了GaAs(Ge)-OI/Si衬底。 为了实现基于XOI衬底的新型异质集成高迁移率沟道NCFET,首先需解决高k栅介质与Ge或GaAs的界面质量差而引起的费米钉扎问题,即如何将热稳定的高k栅介质等比缩小到纳米量级而保持低的栅极漏电,同时获得低的界面态密度,提高高-k栅介质/高迁移率沟道界面质量。本人通过界面工程,采用表面处理与界面钝化层技术,实现高质量的GaAs(Ge) /高k栅介质界面,解决费米钉扎问题,包括对表面进行N和F等离子体处理、超薄钝化层的生长以及高-k叠栅介质制备工艺的最佳化等,这是抑制Ge、As、Ga自然氧化物生长,降低界面态密度,提高载流子迁移率,增加通/断电流比,减小等效氧化物厚度(EOT)的关键环节。
- 作为未来摩尔定律持续发展的路径之一,探索新材料的单芯片异质集成,是目前国际微电子领域研究的热点,也是我国集成电路技术进入3-5nm节点后实现差异化发展路线的重要发展方向。同时随着Si CMOS缩小到纳米量级以及高密度的集成,增强的短沟效应(SCE)及栅极漏电使器件通断比下降、开关热耗增加,导致大的漏电、过多的功耗、以及退化的器件可靠性。因此,本人研究工作采用可实现异质集成的高迁移率半导体和二维硫系化合物作为沟道材料,基于高-k介电材料与铁电薄膜材料的设计与优化,利用实现陡峭亚阈值摆幅的负电容效应,设计制备新型低功耗负电容场效应晶体管(NCFET),在提高驱动电流和开关速度的同时,降低工作电压和亚阈值摆幅(SS),为发展我国3~5 nm超低功耗高速CMOS集成电路提供发展路径以及理论与技术支持。 开展NCFET的研究是构建超低功耗CMOS集成电路,并继续器件尺寸等比缩小的有效途径,同时二维硫系化合物作为沟道材料也是可用于异质集成以及3-5nm工艺节点的有力候选者。本人在国家自然科学基金重大研究计划培育项目“基于负电容效应的高频低功耗异质集成GaAs-OI MOSFET关键技术研究”,国家自然科学基金面上项目“高性能双栅高k介质MoS2场效应晶体管的介质屏蔽效应及界面工程”和“高稳定低功耗陡峭斜率免回滞MoS2负电容场效应晶体管研究”的支持下,以高-k介质为基础,从铪基铁电薄膜材料的选取、铁电层与栅介质的堆栈结构、铁电性与NCFET电特性之间的关系、铁电NC效应的稳定性以及亚阈值摆幅与回滞之间的折衷等方面开展了大量研究工作。
- 为满足大容量三维闪存(3D NAND)存储器对高性能、高密度、高可靠性的需求,将以国内自主可控工艺条件为支撑,设计制备新型电荷陷阱型堆栈栅结构,利用元素比例与分布调控隧穿势垒和阻挡势垒,利用陷阱调控获得大存储窗口的电荷存储层,以形成新型高-k栅介质为基的大容量3D NAND存储器件;各功能层新介质制备技术和存储阵列集成堆叠技术,重点包括:①堆栈结构的界面工程与能带工程,形成各功能层之间的最佳匹配;②各功能层的淀积、退火及刻蚀工艺,解决新材料刻蚀的侧壁均匀性及过刻蚀等问题,实现新型3D NAND存储阵列工艺开发和样品制备;③研究基于上述新材料和新结构的3D NAND存储器性能表征和可靠性测试方法,利用自动测试设备(ATE)构建高效能的3D NAND测试系统;